(J, K, CLK: in std_logic; Q: out std_logic); end FFJK; architecture comportamento of FFJK is component FFD port (D, CLK: in std_logic; Q: out std_l...

Para completar a linha assinalada corretamente, é necessário entender a lógica por trás do circuito descrito no código fornecido. Neste caso, trata-se de um flip-flop JK em VHDL. Analisando as opções fornecidas: (A) SAIDA_D <= (J and (not ENT_D)) or (ENT_D and (not K)); (B) ENT_D <= (K and (not SAIDA_D)) or (SAIDA_D and (not J)); (C) SAIDA_D <= (K and (not ENT_D)) or (ENT_D and (not J)); (D) ENT_D <= (J and SAIDA_D) or ((not SAIDA_D) and (not K)); (E) ENT_D <= (J and (not SAIDA_D)) or (SAIDA_D and (not K)); Para um flip-flop JK, a entrada J é considerada como a entrada de set (definir) e a entrada K é a entrada de reset (reiniciar). A lógica do flip-flop JK é tal que quando J=1 e K=0, a saída Q é 1; quando J=0 e K=1, a saída Q é 0; quando J=K=1, a saída Q inverte. Analisando as opções, a que completa corretamente a linha assinalada é a opção (C) SAIDA_D <= (K and (not ENT_D)) or (ENT_D and (not J));, pois representa a lógica correta para um flip-flop JK, considerando as entradas J e K.