(J, K, CLK: in std_logic; Q: out std_logic); end FFJK; architecture comportamento of FFJK is component FFD port (D, CLK: in std_logic; Q: out std_l...

Para completar a linha assinalada corretamente, é necessário entender a lógica por trás das operações apresentadas nas opções. Analisando as opções: (A) SAIDA_D <= (J and (not ENT_D)) or (ENT_D and (not K)); (B) ENT_D <= (K and (not SAIDA_D)) or (SAIDA_D and (not J)); (C) SAIDA_D <= (K and (not ENT_D)) or (ENT_D and (not J)); (D) ENT_D <= (J and SAIDA_D) or ((not SAIDA_D) and (not K)); (E) ENT_D <= (J and (not SAIDA_D)) or (SAIDA_D and (not K)); Considerando a lógica de um flip-flop JK, onde J e K são as entradas que controlam o estado do flip-flop, e D é a entrada de dados, a operação correta para completar a linha assinalada seria aquela que define como a entrada D (ENT_D) será calculada com base nas entradas J, K e na saída atual do flip-flop (SAIDA_D). A opção que completa corretamente a linha assinalada é: (B) ENT_D <= (K and (not SAIDA_D)) or (SAIDA_D and (not J));